VLSI HUB

Education of Chip Designers at a Large Scale: A Proposal by Behzad Razavi @vlsihub

Удивительно то, что у гитхаба оказывается есть какой-то паук, который анализирует размещенные на платформе gitignore и gitattributes и на основе этого краудсорсинга пополняет БД своего тула linguist. Так получилось, что мой древний gitattributes для языков проектирования FPGA/ASIC (упоминавшийся в предыдущей заметке) вероятно уже использовался для linguist, а вот коммит, который был неделю назад (маркировка *.qsf синтаксисом TCL) - еще не дошёл до паука. Соответствующие секции linguist: ▫️ Verilog ▫️ SV ▫️ TCL PS: Еще linguist использует странное разделение файлов v/sv: ▫️linguist opinion:

    Verilog: .v .veo
    SV: .sv .svh .vh

▫️my opinion:

    Verilog: .v .vh
    SV: .sv .svh

Непонятно почему так 🤷‍♂️ Что думаете, эксперты? Какой вариант более предпочтительный? @vlsihub

Это хорошо что эксперты Skillbox так доступно объясняют. А меня наверное без собеса возъмут преподавать жаваскрипт 😅 @vlsihub

#золотохабра @vlsihub

DUTCTL: A Flexible Open-Source Framework for Rapid Bring-Up, Characterization, and Remote Operation of Custom-Silicon RISC-V SoCs https://pulp-platform.org/docs/riscvmunich2024/RISCV_europe_summit_2024_DUTCTL_poster.pdf @vlsihub

#пятничное @vlsihub

Из упоминавшегося ранее репо с gitignore и альтернативных источников сверстал список для применения в эмбеддерских проектах и для разработчиков FPGA/ASIC. По gitignore инфы более чем, а вот по gitattributes не так много: Есть полезный ранее публиковавшийся лайфхак по gitattributes и конкретное применение. ▶️ http://idoka.ru/blog/posts/gitignore-gitattributes-collection/ PS: Если какие-то gitignore/gitattributes упустил: пишите в комментарии - добавлю. @vlsihub

#пятничное @vlsihub

Это же какое желание выпилить упоминание Xilinx отовсюду надо иметь, чтобы заморочиться вплоть до того, чтобы посадить людей фотошопить фотки discontinued продуктов 😱😱😱 Теперь я знаю кто самая бессердечная корпорация зла @vlsihub

#золото #ixbt @vlsihub