VLSI HUB

Какой? #meme @positiveslack

𝗖𝗹𝗮𝘂𝗱𝗲 𝘄𝗶𝘁𝗵 𝘃𝘀. 𝘄𝗶𝘁𝗵𝗼𝘂𝘁 𝗦𝗩𝗔-𝗥𝗔𝗚 𝗳𝗼𝗿 𝗙𝗼𝗿𝗺𝗮𝗹 𝗩𝗲𝗿𝗶𝗳𝗶𝗰𝗮𝘁𝗶𝗼𝗻 - тут народ пытается к Клоду прикрутить RAG для SVA. ❓Пейпер также сгенерён Клодом (Судя по обилию эмодзи) ✅ Автор: Ben Cohen ✅ ASCII-art красивый 😍 PS: файлы в первом комменте @vlsihub

Мечтают ли ИИ-агенты об анализе вейвформ? Мероприятие прошло. Было очень круто 🎧 Спасибо всем кто пришел, и с кем удалось пообщаться! Если вдруг упустили, то я рассказывал про CLI инструмент для анализа и работы с вейвформами, написанный специально для "рук" LLM-агентов. https://github.com/kleverhq/wavepeek Слайды в первом коменте к посту, ну а выступление есть на YouTube Жажду получить любую обратную связь, особенно отзывы по использованию в реальных задачах. Любая движуха приветствуется, кроме нейрослоп-PR конечно 😎 #llm #tools @positiveslack

пятничное? @vlsihub

Verible - проект под патронажем гугл (для парсинга, линтинга, форматирования SystemVerilog). Просто цифры: ▫️4000 коммитов ▫️2500 ишью ▫️более 60ти контрибьюторов ▫️почти 300 форков ...и 5 лет понадобилось, чтобы, вероятно, закрыть мой ишью, открытый в беззаботном 2021м 👉👈🥹 @vlsihub

Мне одному кажется, что цены на FPGA платы на али за последние несколько месяцев сделали 2х в цене 🤯 @vlsihub

Как похорошел Линкедин в эпоху AI: если раньше 80% сообщений в личке было от рекрутеров, то теперь каждое первое сообщение от создателя ULTRA LLM ASIC SUPER DRUPER VLSI AI FPGA ONE BUTTON SOLUTION продукта 💡 А что обычно вам присылают на линкедин? @vlsihub

Как сказал бы один мой знакомый велосипедист: "Сомнительно, но Okay" Пока что впечатления от "Opus 4.6 with high effort" как от слепого котёнка: пришлось через /btw подсказать что искать надо не на сайтах $CDNS и $SNPS, а на github. Посмотрим чем закончатся философские рассуждения Клода. BTW, если кому-то попадались на линкедин или гитхаб best practice по CLAUDE.md для RTL разработки, то поделитесь добром 👀 PS: ставь 🕊 если смог прочесть этот пост через телеграм

прикольно дизайнить процессоры агентами Design Conductor: An agent autonomously builds a 1.5 GHz Linux-capable RISC-V CPU https://arxiv.org/abs/2603.08716 https://www.alphaxiv.org/ru/overview/2603.08716

iCTS: Iterative and Hierarchical Clock Tree Synthesis With Skew-Latency-Load Tree [ссылка] Прикольная статья, в которой китайцы предлагают интересный метод оптимизации тактового дерева. Если кратко, то синхронная цифровая схема держится на одном допущении: каждый триггер видит фронт тактового сигнала одновременно (иначе данные защёлкнутся раньше, чем вычисление закончилось, и триггер захватит некорректный результат). Но "одновременно" физически невозможно. Сигнал идёт от одного источника до тысяч триггеров по металлическим проводам с сопротивлением и емкостью, разные триггеры находятся на разном расстоянии, и сигнал приходит в разное время (эта разница называется skew). Решение - буферы. Они восстанавливают деградировавший фронт и добавляют контролируемую задержку, и если вставить буферы в нужных точках сети, суммарная задержка по всем путям выравнивается и каждый триггер получает фронт в +/- одно и то же время. Собственно, автоматическое построение такого дерева буферов и называется Clock Tree Synthesis. Звучит как инженерная задача с однозначным решением, но внутри три цели, которые конфликтуют между собой: минимальный skew, минимальная длина проводов и минимальная latency. Получить всё три одновременно - NP-hard. Стандартный CTS flow разбит на два независимых шага без обратной связи: сначала DME (алгоритм балансировки топологии тактового дерева) фиксирует структуру дерева: где провода соединяются и как ветвятся. Потом отдельный алгоритм (как правило, ван Гинекен) вставляет буферы уже в готовую структуру: обходит дерево снизу вверх, в каждом узле оценивает варианты буферов с учётом ёмкостной нагрузки downstream и выбирает лучший. Топологию изменить уже нельзя, поэтому алгоритм подстраивается под то, что есть. Чтобы выровнять задержки на коротких ветках, DME добавляет wire elongations - буквально удлиняет провода змейкой, из-за чего растёт ёмкость и мощность. Буферы потом сайзятся под худший случай нагрузки, часто избыточно. И это бьёт не только по мощности. Буферы занимают площадь кристалла, тактовые провода съедают ресурсы роутинга, рядом с кластерами буферов нужны decap-ячейки. Место, которое могло быть вычислениями, занято инфраструктурой доставки сигнала. Тактовое дерево переключается каждый такт, независимо от того что делает логика. На высокопроизводительных процессорах это может отъедать до 50% от TDP, то есть если чип греется на 100 Вт, то до 50 Вт уходит только на доставку тактового сигнала, а не на вычисления (пара статей про это - [тык], [тык], [тык]) Исследователи из CUHK и Pengcheng Lab предложили строить топологию и буферизацию одновременно с явным trade-off между skew, latency и wirelength. В классическом DME точка слияния двух поддеревьев единственная, где задержки выравниваются, и никакого выбора нет. iCTS расширяет это до отрезка допустимых точек слияния, где любая точка даёт skew в пределах заданной границы, и на этом отрезке алгоритм выбирает точку, минимизирующую сумму с явными весами для latency и wirelength. Поверх этого иерархическая кластеризация группирует синки не по геометрической близости, а по ёмкостной нагрузке, потому что физически близкие синки могут нагружать дерево по-разному и ломать балансировку. Результат кластеризации дополнительно оптимизируется отжигом. Буферы оцениваются до вставки, что позволяет отсекать плохие варианты раньше. После буферизации ISCA итеративно перезапускает BST-DME на зафиксированной топологии, каждый раз уточняя оценки задержек, пока skew не достигает целевого значения. На бенчмарках ISCAS'89, OpenLane, OpenCores и ysyx (от 1248 до 22810 flip-flop) при 28nm результат такой: коммерческий P&R инструмент проигрывает iCTS на 39.5% по skew, 13.0% по latency и 18.5% по capacitance, OpenROAD - на 101.6%, 50.7% и 25.5% соответственно. По clock power коммерческий инструмент потребляет в среднем на 32% больше, OpenROAD - на 81% больше. Хоть в максимальном бенчмарке всего ~23к триггеров, иерархическая архитектура iCTS должна масштабироваться. Не знаю, применит ли это кто-нибудь в продакшене, но звучит многообещающе

Мы, видимо, тихо подошли к моменту, когда у нас стало галлюцинировать железо. Наткнулся на пост в ныттере от ресерчера в гугле, где говорится о том, что мы выжали кремний до уровня где silent data corruptions уже больше не теоретическая проблема. Google назвал такие ядра "mercurial cores"- они проходят все заводские тесты, исправно служат месяцами, а потом в непредсказуемый момент, при определённой комбинации инструкций, выдают мусор вместо результата. Проблему подсветили три крупнейших оператора дата-центров: Meta - одно из первых исследований крупномасштабного воздействия тихих ошибок на реальной инфраструктуре Silent Data Corruptions at Scale Google - ключевая работа, давшая название таким ядрам Cores that don't count Alibaba - Understanding Silent Data Corruptions in a Large Production CPU Population Собственно, а почему это проблема? В статье The Register Питер Хокшильд рассказывает, что подобное ядро повредило процесс шифрования данных, причем таким образом, что расшифровать файлы могло только это же самое дефектное ядро. Плюс сравнительно недавно вышла статья Understanding Silent Data Corruption in LLM Training, где исследователи из университета Торонто провели эксперименты на больных нодах, выведенных из продакшена: при файнтюнинге LLM на дефектных машинах возникали скачки loss-функции, и в одном случае точность модели упала для нуля. Как от этого защищаться - пока хз. ECC-память не спасает, потому что данные портятся при вычислении, а не при хранении. Контрольные суммы вроде CRC сами используют векторные инструкции, которые одни из самых уязвимых. Нашел только костыли вроде SiliFuzz (ловит дефекты, которые проявляются на конкретных инструкциях), BootRIST (проверяет ядра при загрузке, то есть дефект, который проявляется после нескольких часов прогрева он не поймает) и Farron (зависит от качества тесткейсов и правильности определения температурной границы)

Дебагинг и Диагностинг А у вас было когда-нибудь такое что диагностическая фича, которую вы добавили чисто НА ВСЯКИЙ СЛУЧАЙ (потому что "ну ведь тоже самое можно сделать другим способом, который уже реализован") становилась основной при дебажиньи ASIC чипа? А всё потому что в реальном мире всё не так просто как в симуляторе - многие вещи неочевидны, например, что работать через вычитку полей данных из карты регистров удобнее, чем ловить эти данные через стриминговый интерфейс снаружи чипа. Даже если для этой вычитки полей данных из карты регистров придётся знатно потанцевать вокруг иной периферии. Корифеи, расскажите какие у вас были дебажные фичи, которые внезапно "выстрелили" (не в ногу) ❓ @vlsihub

#пятничное @vlsihub

#пятничное #предложка @vlsihub

Nvidia (бывшая Mellanox) Innova 2 Flex - еще одна PCI-e карточка (SmartNIC) с современным ПЛИС на борту, представленная на eBay. Особенности: ▫️Xilinx Kintex UltraScale+ XCKU15P ▫️Куча GTY трансиверов выведенных на OpenCAPI разъем ▫️Превосходно разверерсили 😃 @vlsihub

vetree [-1 task from list] Продолжаю изучать возможности gpt. Собрал расширение для vs code. https://marketplace.visualstudio.com/items?itemName=nyah.vetree-verilog мотивация: Работая около FPGA и ASIC бывали моменты когда нужно разобраться в проекте, но при этом разворачивать тяжелые IDE или EDA нет возможности и желания. Например: - нужно протрассировать reset пин и убедиться, что он точно сбрасывает модуль - посмотреть адресацию регистров и убедиться, что драйвер действительно пишет куда надо - просто понять bird-view структуру проекта Чего хотелось: - иметь возможность построить примерное дерево проекта минимальными усилиями на любом ПК. Что получилось: - Примитивно парсить workspace - Строить дерево - go2def - go2impl - список портов - поиск по дереву Работает нативно на typeScript. Алгоритмов синтаксического анализа в проекте НЕТ. Я не пытаюсь конкурировать с chipsalliance/ Surelog/ Slang 😁 Возможно, буду добавлять подключение взрослых бэкэнд движков, но мотивации для этого нет. Идея не оригинальная, и хорошие аналоги уже есть, Например относительно свежий heyfey.sv-pathfinder Тестировал на open source проектах, например https://github.com/adibis/DDR2_Controller https://github.com/MoonbaseOtago/vroom

#meme @positiveslack

RP2040 PIO vibecoded Не, ну вы видели? В основу FS некто Jose выложил вайбкод имплементацию подсистемы PIO из RP2040 на AXI с тестами в кокотб. Ну и запилил презентацию. Это уже RTL задачки такого уровня щелкаются через LLM? 😱

Today I spent some money generating a verilog RP2040s PIO peripherial with AXI interface and cocotb testbench and iterate until the tests passed. Later I used even more AI to create colorfull pretentations that Im not sure if really explain the code or simply hallucinate... The code was generated using Claude Code with opus 4.5 model, iterating during about holf hour and for 15€. The presentations was generated later, from the code, with NotebookLM, this is free with some daily usage

Это что, теперь на RTL можно даже MAS сразу же получать? Хотя возможно читать его уже тоже будет некому вскоре 😂 @positiveslack