FPGA-Systems Events

дядя Рэй субботним утром релизнул PyUVM 3.0.0 ===

This major release adds UVM RAL to pyuvm. It is a testament to open source, as I didn't have the time or knowledge to add this feature. @EngRaff92 took the lead on this project, and crteja (Raviteja) delivered much of the code.

The release includes a new TinyALU example that uses RAL (by @EngRaff92). 

In other news, I've added Sphinx API documentation ( https://pyuvm.github.io/pyuvm/ ) and the docstrings to support it.

The new release is available on PyPi and can be installed or upgraded with pip.

=== https://github.com/pyuvm/pyuvm/releases/tag/3.0.0

А што если кто-то сделает UVM окружение для тестирования функциональности аппаратных ресурсов в ПЛИС. Так вот, какой то дядя это сделал https://github.com/Mekky7/UVM-enviroment-of-Spartan-6-FPGA-DSP48A1- === Ориджинал пост фром линкедин ===

Hey all, I want to share with you my latest project in digital verification field, I have managed to implement UVM testing environment of Spartan-6 FPGA DSP48A1 architecture from Xilinx I have tested the full configurations, achieving 99.61 % code coverage in the parameterised design and i have made equivalent models for both the sequential and combinational configuration in my scoreboard, It was such a great project to enhance my knowledge in UVM and Verification of pipelined architectures. 
you will get the project files in my GitHub link: https://lnkd.in/duDsr_WY
all you will do is to run the do file attached to see the figures attached below.
If you have any questions don't hesitate to ask me and I will be very happy to answer and help you.

Опять нашел што-то интересное и опять прошу разобраться и доложить :) https://github.com/open-logic/open-logic/blob/main/Readme.md

ну ка накинем подписчиков дяде https://www.youtube.com/@user-rh3vk2lv9x/videos

⚡️Открытый ознакомительный курс по функциональной верификации RISC-V ядер⚡️ Доброго времени суток, дорогие читатели! Еще в прошлом посте я рассказывал вам о том, что разрабатываю курс по верификации RISC-V ядер. И рад поделиться, что сегодня я завершил его первую версию. В настоящее время курс размещен на GitHub и открыт для каждого. Делюсь с вами ссылкой на репозиторий. Вас там ждет много интересного. Например: - напишем собственную тестовую программу - запустим симуляцию в Verilator - проанализируем временные диаграммы в GTKWave - напишем 3 версии тестового окружения на SystemVerilog! - протестируем генератор случайных инструкций - "пощупаем" программную модель RISC-V Spike Моим искреннем желанием является сделать курс доступным максимальному количеству людей. Поэтому в нем используется только открытое ПО и предоставляется виртуальная машина, на которой можно сразу начать работу. Взаимодействуйте с репозиторием, оставляйте обратную связь. Открывайте Pull Requests, создавайте Issue. Всего вам самого наилучшего!🤝

😔 ну и где эти остальные кто был готов купить за полтора косаря?

😔 ну и где эти остальные кто был готов купить за полтора косаря?

Комрадз, если получили журнал, не стесняйтесь кинуть в чатик @fpgasystems селфи с покупкой )

Из упоминавшегося ранее репо с gitignore и альтернативных источников сверстал список для применения в эмбеддерских проектах и для разработчиков FPGA/ASIC. По gitignore инфы более чем, а вот по gitattributes не так много: Есть полезный ранее публиковавшийся лайфхак по gitattributes и конкретное применение. ▶️ http://idoka.ru/blog/posts/gitignore-gitattributes-collection/ PS: Если какие-то gitignore/gitattributes упустил: пишите в комментарии - добавлю. @vlsihub

Услуга самовывоза журнала в действии 😉 PS для олдов "Хватит флудить!" 😂